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Entwicklung geschlossener Formeln für die Impedanzbeläge asymmetrischer gekoppelter CMOS-Leitungen und messtechnische Verifikation

31.12.2003

Der seit Jahren zu beobachtende Trend in Richtung umfangreicherer und komplexerer integrierter Schaltkreise führt zu neuen Herausforderungen im Chipdesign, wobei insbesondere der Einfluss der Verbindungsstrukturen nicht vernachlässigt werden darf. Ein bisher nicht befriedigend gelöstes Problem stellt die Beschreibung der i.a. frequenzabhängigen Leitungseigenschaften mit geschlossenen analytischen Formeln dar, welche unmittelbar im Schaltungsentwurf verwendet werden können. Bei der Beschreibung der Leitungseigenschaften werden Admittanz- und Impedanzbeläge unterschieden, wobei letztere im Vergleich wesentlich schwieriger als Funktion der Querschnittsparameter zu formulieren sind. 

In einer Zusammenarbeit mit der Oregon State University, USA, ist es nun gelungen, für den besonders schwierigen Fall gekoppelter Zweileitersysteme mit asymmetrischem Leiterquerschnitt geschlossene Ausdrücke für die frequenzabhängigen Impedanzbeläge zu entwickeln und die Ergebnisse messtechnisch zu verifizieren. In sechslagiger CMOS-Technologie gefertigte Teststrukturen wurden vom Laboratorium für Informationstechnologie der Universität Hannover zur Verfügung gestellt und in Zusammenarbeit mit der High-Speed Microelectronics Group des NIST, USA, messtechnisch charakterisiert. Dabei kam ein am NIST entwickelter 4-Tor-Messplatz für On-Wafer-Streuparametermessungen zum Einsatz. Mit Hilfe eines speziellen Computerprogramms (PEEC-Solver, PEEC = Partial Element Equivalent Circuit) konnte nachgewiesen werden, dass ein wesentlicher Teil der beobachteten Restdifferenzen zwischen gemessenen und berechneten Impedanzbelägen auf Proximity-Effekte in den benachbarten Signalleitern zurückzuführen sind.