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Entwicklung eines Multilagen-Niob-Prozesses für hochintegrierte Schaltungen

30.11.2021

Die Herstellung von Wafern mit mehreren voneinander isolierten Niob-Lagen ermöglicht die Erhöhung der Integrationsdichte von supraleitenden Schaltungen. Dies ist für eine Vielzahl von Anwendungen der PTB sehr wichtig. Beim sogenannten „Stud-Via“-Prozess wird hierbei statt einer einzelnen Niob-Lage ein Nb/Al/Nb-Trilayer strukturiert, um die supraleitenden Verbindungen („Vias“) zwischen den Niob-Schichten zu realisieren.

 

 

 

Bei herkömmlichen Fabrikationsprozessen für Wafer mit mehreren Niob-Lagen werden nach der Strukturierung der ersten Niob-Verdrahtungsebene und der anschließenden Beschichtung des Wafers mit einem Dielektrikum Kontaktfenster in die isolierende Schicht geätzt und mit einer Niob-Schicht der zweiten Verdrahtungsebene gefüllt. Das führt unter anderem dazu, dass der Prozess aufgrund der zunehmenden Unebenheit des Wafers auf wenige Niob-Lagen limitiert ist (nachfolgende Schichten müssen außerdem auch immer dicker als die vorherige Schicht werden). Daher wurde ein am MIT (USA) entwickelter Stud-Via-Prozess, mit welchem bereits 10 supraleitende Schichten auf einem Wafer hergestellt wurden [1], als Grundlage gewählt, um den an der PTB entwickelten Prozess für Nb/HfTi/Nb-Josephson-Kontakte auf mehrere Niob-Lagen zu erweitern. Die Stud-Vias werden dabei analog zu den Josephson-Kontakten aus einem Nb/Al/Nb-Trilayer mit Hilfe von Elektronenstrahl-Lithografie im Reinraumzentrum hergestellt (hierbei dient die Al-Schicht als Ätzstop). Chemisch-Mechanisches-Polieren (CMP) zur Planarisierung des Wafers und ein zusätzlicher Trockenätz-Schritt zur Kontaktierung der Stud-Vias ermöglicht eine hohe Fabrikationsausbeute.


Um im Anschluss an die Fabrikation zum einen die Isolation und zum anderen die Qualität der supraleitenden Verbindungen zwischen den Niob-Ebenen zu testen, wurden Parallel-Plattenkondensatoren und Stud-Vias in verschiedener Größe realisiert und untersucht. In einer ersten Fabrikationsrunde wurde eine Herstellungsausbeute von 48 % für die Kondensatoren und 65 % für die Stud-Vias zwischen den beiden Niob-Verdrahtungsebenen erzielt. Nach der Optimierung der Plasma-Ätzzeiten (mittels reaktivem Ionenätzen, RIE) konnte die Ausbeute in einer weiteren Fabrikationsrunde auf 89 % für die Kondensatoren und 97 % für die Stud-Vias erhöht werden.


Somit wurde gezeigt, dass die Erweiterung des Prozesses auf eine dritte Niob-Ebene mit Hilfe des Stud-Via Prozesses möglich ist. Das bedeutet einen ersten erfolgreichen Schritt in Richtung zusätzlicher Niob-Lagen zur weiteren Erhöhung der Integrationsdichte. Die zusätzlichen Niob-Lagen können dann beispielsweise für die Integration passiver Bauelemente in komplexen nanoSQUID-Schaltkreisen genutzt werden.

 

 

Bild: Schematische Darstellung (links) und Querschnittsaufnahme (rechts) des Stud-Via-Prozesses.

 

 

 

Publikation:

  • [1] S. K. Tolpygo, V. Bolkhovsky, T. Weir, L. M. Johnson, W. D. Oliver und M. A. Gouker: „Deep sub-micron stud-via technology for superconductor VLSI circuits“, EUCAS (2013).

 

 

 

 

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